`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/03/25 14:12:34
// Design Name: 
// Module Name: x7seg_top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module x7seg_top(
    input clk,
    input clr_n,
    output [6:0] a_to_g,  // 七段数码管的段选信号
    output [3:0] an        // 四个数码管的片选信号
);

    wire [15:0] x;
    assign x = 16'h0123;  // 赋值一个16位的常数，显示数字1234

    // 实例化 x7seg 模块
    x7seg X1 (
        .x(x),         // 输入16位数据
        .clk(clk),     // 输入时钟信号
        .clr_n(clr_n), // 输入清零信号
        .a_to_g(a_to_g), // 输出七段数码管的段信号
        .an(an)        // 输出四个数码管的片选信号
    );

endmodule
